上海2022年12月21日 /美通社/ -- 世芯电子正式宣布以贡献者（Contributor）会员身份加入UCIe™（Universal Chiplet Interconnect Express™）产业联盟，参与UCIe技术标准的研究，结合本身丰富的先进封装（2.5D及CoWoS）量产及HPC ASIC设计经验，将进一步巩固其高性能ASIC领导者的地位。

UCIe可满足来自不同的晶圆厂、不同工艺、有着不同设计的各种chiplet芯片的封装需求。它是一种开放的行业互联标准，可在Chiplet之间提供高带宽、低延迟、节能且具有成本效益的封装连接，使得开放的Chiplet生态系统得以实现。世芯作为贡献者会参与到技术工作组当中，且积极影响未来chiplet技术的发展方向。

UCIe 作为一先进的技术联盟，对于世芯及其高性能计算ASIC客户来说意义非凡，因它设法解决了对计算、内存、存储和跨越云、边缘、企业、5G、汽车及高性能计算的整个计算连续体的连接性的不断增长的需求。世芯电子总裁兼首席执行官沈翔霖表示：“UCIe对先进技术ASIC的未来至关重要，世芯积极参与将势在必行。加入UCIe产业联盟，世芯会扮演技术标准的积极贡献者，也会是带领高阶HPC ASIC芯片设计迈向实现Chiplet里程碑的重要厂商。”

更多关于世芯电子请至公司网站：http://www.alchip.com

上海2022年7月7日 /美通社/ -- 近年来先进封装（Advanced Package）成为了高性能运算客制化芯片（High Performance Computing ASIC）成功与否的关键。随着市场需求不断升级，世芯电子致力于投资先进封装关键技术，将其更有效率的整合到芯片设计供应链中， 以实现全客制化的合作模式。

随着高阶应用市场的发展，科技系统大厂开始必须透过软硬体系统整合来实现创新，使其产品达到更强大的功能与强化的系统效能。也因为如此，现今各个系统大厂与OEM对客制化芯片（ASIC）的需求呈现高度成长。特别是在高性能运算系统芯片（SoC）领域，IC设计本身非常复杂且成本已经相当昂贵，如果再加上后端设计包含封装，测试，供应链整合等等会是更大规模的投资。在成本及效率的考虑下，各大企业选择与专业高阶ASIC设计公司合作已是必然的趋势。

高性能运算IC的成功关键取决于先进封装技术

高阶应用市场的高性能运算系统芯片成长强劲，伴随的是前所未有对先进封装技术的依赖。由台积电所研发的先进封装技术CoWoS 及InFO 2.5D/3D封装对于成功部署当今的HPC SoC ASIC至关重要。CoWoS封装可以实现把数个小芯片（Chiplets）黏合在同一中介片（Interposer）同一封装基板（Substrate）上，以达到“系统级微缩”的境界，大大提升了SoC之间互连密度和性能，是科技史上的一大突破。另一先进封装技术为多芯片模组（Multi-Chip-Module，简称MCM）也是类似概念。与传统封装不同，先进封装需要与电路设计做更多的结合，加上必须整合产业的中下游，对设计整合能力是一大挑战，也是门槛相当高的投资。

世芯看到了高性能系统运算ASIC设计服务市场对先进封装需求的急速成长。“如今，各个科技大厂正大量投资于IC前端设计，以求跟自家产品完美结合以最大程度区别市场差异性及市场领先地位。他们此刻需要的是与杰出的专业ASIC设计服务公司合作，才不会让他们的大量投资及时间成本付诸流水。”世芯电子总裁兼首席执行官沈翔霖说到。

世芯是客户在高性能运算市场客制化芯片的重要伙伴

世芯电子提供的高性能运算设计方案能无缝整合高性能运算系统芯片设计和先进封装技术。世芯的MCM 于2020年量产，CoWoS 于2021 年量产。现有大尺寸系统芯片几乎是光罩的最大尺寸（Reticle Size，800mm2）。 中介片（Interposer）设计为 3~4倍于光罩最大尺寸（3~4X Reticle Size），而先进封装尺寸甚至达到 85x85mm2是现有封装技术的极限。这都是经过多项客户产品成功量产验证过的。也证明了世芯的高性能运算设计方案满足高性能运算IC市场需求，是其取得市场领先地位的重要关键。

世芯电子股份有限公司成立于2003年，总部设于台北。提供系统公司高复杂度、高产量SoC设计及量产服务。产品的应用市场包含AI人工智能、HPC高性能运算、娱乐机台、手机、通讯设备、电脑及其他消费性电子IC产品。世芯致力于为客户提供最高效益/成本比的解决方案，确保客户一次投片成功并快速将产品导入市场。世芯成立以来，已完成众多高阶制程（16纳米以下），高性能运算HPC SoC IC及先进封装（CoWoS，2.5D）量产的成功案例，并于2014年10月28日于台湾证券交易所挂牌上市（股票代号：世芯-KY: 3661）。目前在美国（硅谷）、日本（新横滨）、中国大陆（上海、无锡、合肥、广州、济南、北京）和中国台湾（新竹）拥有分部。

拥有一套经过自身验证的芯片设计流程和法则，是世芯成功的关键。它不仅能优化功耗、性能和面积的设计，同时还能符合客户严格的流片计划要求。世芯完整的7/6/5纳米设计能力包括大规模芯片设计里必要的分区和签核、测试设计流程，以及一套涵盖了全面系统协同设计签核的中介层/基板设计的完整2.5D封装设计流程。

世芯的创新封装服务也涵盖信号/电源仿真及热仿真（SI/PI），能提供即插即用的流片后解决方案，以减少基板层和由此产生的材料成本。这样产生的7/6/5纳米IC具有更精确的功率和热估算流程，能避免流片后的失败，在高功率设计中尤其关键。

世芯完整的5纳米“设计到交付”方法侧重于最大限度地缩短设计周期。其中的实体设计像是芯粒（Chiplet）技术平台、高性能计算IP组合含世芯的D2D APLink IP、IP子系统集成服务，以及最新的2.5D异构封装技术等。

“世芯的优势一直是先进工艺芯片设计。在7纳米系统芯片项目的设计流片量产上，我们与客户再次合作并取得了100%的流片成功率。”世芯总裁兼首席执行官沈翔霖表示，“我们的设计和验证法则乃经过严格认证，亦源于我们企业文化一贯秉持的核心服务理念。”

了解更多信息，请至公司网站：http://www.alchip.com

关于世芯电子

世芯电子股份有限公司成立于2003年，总部设于台北。提供系统公司高复杂度、高产量SoC设计及量产服务。产品的应用市场包含AI人工智能、HPC高速运算、娱乐机台、手机、通讯设备、超级计算机及其他消费类电子IC产品。世芯致力于为客户提供最高效益/成本比的解决方案，确保客户一次投片成功并快速将产品导入市场。世芯成立以来，已完成众多高阶制程（16纳米以下）及高复杂度SoC设计的成功案例，并于2014年10月28日于台湾证券交易所挂牌上市（股票代号：世芯-KY: 3661），是台积电认证的价值链合作伙伴（VCA）。目前在美国（硅谷）、日本（新横滨）、中国内地（上海、无锡、合肥、广州、济南、北京）和台湾（新竹）拥有分部。

在台积电 2021 年开放创新平台的技术演讲中，James Huang 强调，芯粒和先进封装提供了与单片 SoC 相比具有竞争力的成本结构，同时保持了相近的性能和功耗。

James Huang 引用了两项对芯粒/封装发展至关重要的技术：一种是台积电的 3DFabric 和 CoWos® 组合技术。 另一个是世芯的 APLink 芯粒间互联 I/0。

APLink 芯粒间互联 I/0 支持多个芯粒之间的高速数据交换。APLink 1.0 的目标是台积电的 12 纳米工艺，而 APLink 2.0 的目标为7纳米工艺。5纳米工艺的APLink 3.0目前正在进行测试芯片结果评估，已达到目标线速。APLink1.0和2.0的线路速率分别为1Gbps和4Gbps。

超越眼前的视野，James Huang 向与会者展示了未来的高峰。在详细介绍 APLink 4.0 时，他透露了以 3 纳米为目标的芯粒间互联 IP。

APLink 4.0 的互连将采用以标准内核电压运行的源同步 I/O 总线。每个 PHY 模块以 12Tbps 的速度运行，每条 DQ 线路的速度高达 16Gbps，但只有 5 纳秒的延迟。这些规格能支持可靠的系统操作。

APlink 4.0 IP 将支持北/南和东/西方向以及对称的 PHY 布局排列，这最大限度地减少芯粒间互联的信号线长度。

“真正将未来变为现实的是一种灵活的商业模式，它更符合未来技术创新需求。”James Huang 指出。

在实现多芯粒系统设计时，世芯与客户的合作模式提供多个起始点，包含产品规格制订、SoC 设计或系统调试与量产等合作起始点。

如需更多信息，请访问 www.alchip.com。

关于世芯电子

世芯电子股份有限公司成立于 2003 年，总部设于台北。提供系统公司高复杂度、高产量 SoC 设计及量产服务。产品的应用市场包含 AI 人工智能、HPC 高速运算、娱乐机台、手机、通讯设备、计算机及其他消费性电子 IC 产品。世芯致力于为客户提供最高效益/成本比的解决方案，确保客户一次投片成功并快速将产品导入市场。世芯成立以来，已完成众多高阶制程（16 纳米以下）及高复杂度 SoC 设计的成功案例，并于 2014 年 10 月 28 日于台湾证券交易所挂牌上市（股票代号：世芯-KY: 3661）。目前在美国（硅谷）、日本（新横滨）、中国大陸（上海、无锡、合肥、广州、济南、深圳）和台湾（新竹）拥有分部。